偶数分频法VHDL,偶数分频器的设计

高分:用VHDL语言编写的一个整数分频器有点问题?

这样不行的，这样不能奇数分频。（奇数分频是要先倍频再分频的，比如3分频的话是要先2倍频再6分频。那样的话，新的时钟的脉冲沿不是在原时钟的触发沿处，而是在电平中变化的。

分频(触发器)的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

你的描述存在下列问题：每个clkin的边沿temp做一次+1运算，那么temp就应当是一个寄存器，需要用signal而不应当用variable；每次计数不应当是计满48M次翻转一次，而应当是计满24M次翻转一次。

从报错提示上看，是键入了非法字符。在输入符号时，要注意不要在全角（汉字）状态，要保证输入的是半角字符。

能否告知系统提示的错误是什么？可能是你的FULL定义成变量的形式，对变量的赋值应该用“：=”而你最后倒数第四和第五句程序都是用的信号赋值方式“=”。还有就是你的FULL没有赋初值。

10分频的分频器,20占空比

1、具体代码如下：偶数分频器示例，20分频即N=20，占空比50%。

2、是分频器吧。用将输入的模拟音频信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放，即可实现分频。

3、其实就是时钟信号每翻转十次，分频电路翻转一次。这个用加法器就能实现了。时钟接到加法器的时钟信号上，原始时钟信号每翻转一次，加法器计数一次，加法器计数到10（10还是。记不清。。反正就是倍频。。

vhdl分频器设计

分频(触发器)的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

这是我这次毕业设计的部分分频模块，绝对可用，很简单的。

使用5个按键，可以产生32个状态，输入到分频模块，控制进行1-32分频，这样就可以了。希望能有用。

程序给你做出来了，完全符合你的要求。仿真的话时间用的太长，就仿了一个set1set2=00的50M的2500分频20k的，图也给你贴出来，不过频率太高，图片已经看不出clk的波形了。

一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

others=0)；end if；end if；end if；if cqi=9 then cout=1else cout=0end if；cq=cqi；end process；end；你把这个程序里面的cqi计数器的值改一下就能满足你的所有需求。

VHDL语言设计分频器

1、分频(触发器)的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

2、以下是一个简单的 VHDL 代码，它可以输入 50 MHz 的频率并输出 8 Hz 的频率。它使用了一个计数器来分频，并在计数器达到一个特定值时产生一个输出脉冲。

3、这是我这次毕业设计的部分分频模块，绝对可用，很简单的。

4、使用5个按键，可以产生32个状态，输入到分频模块，控制进行1-32分频，这样就可以了。希望能有用。

如何用VHDL编写50%1000分频器

1、以下是一个简单的 VHDL 代码，它可以输入 50 MHz 的频率并输出 8 Hz 的频率。它使用了一个计数器来分频，并在计数器达到一个特定值时产生一个输出脉冲。

2、按照楼主要求：输入一个5K，输出一个50Hz，就是分频100倍。按照这个思想，就是输入经过了50个周期，输出翻转一次，输入经过了100个周期，输出翻转2次，输出一个完整周期。

3、分频(触发器)的实现 输入端为：时钟信号clk，输入信号d；输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。

如何用计数器实现任意分频

1、使用计数器来做分频，首先计数。例如采用16计数器。每来一次外部时钟，记一次数，当计数到16时，计数器输出一个方波。然后重新计数。当再次达到16时再次输出，这样就形成了16分频。当采用不同计数器就可以实现不同分频。

2、可以看到计数器的高位每四个输入时钟的变化是 0，0，1，1。因此如果把计数器的高位作为一个输出时钟，它每四个输入时钟的周期完成一次0011的周期。

3、这种计数器每归零一次给出一个溢出信号。就实现了6分频。

4、由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。因此它是23进制加计数器，也称模八（M=8）加计数器。